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2．設(shè)計(jì)描述和行為級(jí)驗(yàn)證功能設(shè)計(jì)完成后，可以依據(jù)功能將SOC劃分為若干功能模塊，并決定實(shí)現(xiàn)這些功能將要使用的IP核。硬件描述語言是集成電路設(shè)計(jì)自動(dòng)化的重要基礎(chǔ)。完成整個(gè)集成電路設(shè)計(jì)常常涉及多個(gè)電子設(shè)計(jì)自動(dòng)化工具的運(yùn)用。
集成電路設(shè)計(jì)(英語:Integratedcircuitodesign)，根據(jù)當(dāng)前集成電路的集成規(guī)模，也稱為超大型集成電路設(shè)計(jì)(VLSIdesign)集成電路設(shè)計(jì)通常以模塊為設(shè)計(jì)單位。例如，對于多個(gè)全加工器來說，下一級(jí)模塊是一個(gè)加工器，加工器由下一級(jí)和門、非門模塊構(gòu)成，與、非門最終可以分解為更低抽象級(jí)的CMOS設(shè)備。讓我們進(jìn)一步了解集成電路設(shè)計(jì)的相關(guān)知識(shí)。集成電路設(shè)計(jì)介紹集成電路設(shè)計(jì)流程一般首先進(jìn)行硬件和軟件劃分，設(shè)計(jì)基本分為芯片和軟件協(xié)調(diào)兩部分。芯片硬件設(shè)計(jì)包括:1.功能設(shè)計(jì)階段。設(shè)計(jì)者產(chǎn)品的應(yīng)用場合，設(shè)定功能、操作速度、接口規(guī)格、環(huán)境溫度和消耗電力等規(guī)格，作為將來電路設(shè)計(jì)時(shí)的依據(jù)。軟件模塊和硬件模塊應(yīng)該如何區(qū)分，哪些功能應(yīng)該集成到SOC中，哪些功能可以設(shè)計(jì)在基板上。2.設(shè)計(jì)說明和行為級(jí)驗(yàn)證功能設(shè)計(jì)完成后，可以根據(jù)功能將SOC分為幾個(gè)功能模型，決定實(shí)現(xiàn)這些功能。這個(gè)階段間接影響了SOC內(nèi)部的結(jié)構(gòu)和各模塊之間的交流信號(hào)和未來產(chǎn)品的可靠性。確定模塊后，可以通過VHDL、Verilog等硬件描述語言實(shí)現(xiàn)各模塊的設(shè)計(jì)。其次，利用VHDL或Verilog的電路模擬器，對設(shè)計(jì)進(jìn)行功能驗(yàn)證。注意，這種功能仿真沒有考慮電路實(shí)際的延遲，也無法獲得精確的結(jié)果。
3．邏輯綜合
確定設(shè)計(jì)描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷䦷欤╨ogic cell library），作為合成邏輯電路時(shí)的參考依據(jù)。硬件語言設(shè)計(jì)說明文件的制作風(fēng)格是決定綜合工具執(zhí)行效率的重要因素。事實(shí)上，綜合工具支持的HDL語法都是有限的，一些過于抽象的語法只適評價(jià)時(shí)的模擬模型，不能被綜合工具接受。
邏輯綜合獲得門級(jí)網(wǎng)表。4.門級(jí)驗(yàn)證(GateLevelNetlistVerification)門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級(jí)驗(yàn)證工具完成。注意，此階段仿真需要考慮門電路的延遲。5．布局和布線
布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線是指完成各模塊之間的連接。請注意，各模塊之間的連接通常很長，所以延遲會(huì)嚴(yán)重影響SOC的性能，尤其是0.25以上的微米工藝。目前，這個(gè)行業(yè)還是中國的空缺，開設(shè)集成電路設(shè)計(jì)和集成系統(tǒng)專業(yè)的大學(xué)還很少，其中教師好的學(xué)校有上海交通大學(xué)、哈爾濱工業(yè)大學(xué)、哈爾濱理工大學(xué)、東南大學(xué)、西安電子科技大學(xué)、電子科技大學(xué)、復(fù)旦大學(xué)、華東師范大學(xué)等。該領(lǐng)域已逐漸飽和，越來越有走上當(dāng)年軟件行業(yè)的趨勢。
集成電路設(shè)計(jì)過程1.電路設(shè)計(jì)根據(jù)電路功能完成電路設(shè)計(jì)。2.前模擬電路功能的模擬包括功耗、電流、電壓、溫度、擺動(dòng)幅度、輸入輸出特性等參數(shù)的模擬。3.地圖設(shè)計(jì)(Layout)根據(jù)設(shè)計(jì)的電路地圖。一般使用Cadence軟件。4.后模擬模擬繪制的版面圖，與前模擬相比，如果不符合要求，則需要修改或重新設(shè)計(jì)版面圖。5.后續(xù)處理將版圖文件生成GDSII文件并交給Foundry流片。集成電路設(shè)計(jì)的輔助和自動(dòng)化主要項(xiàng)目:計(jì)算機(jī)輔助設(shè)計(jì)和電子設(shè)計(jì)的自動(dòng)化主要項(xiàng)目:計(jì)算機(jī)輔助設(shè)計(jì)和電子設(shè)計(jì)的自動(dòng)化。邏輯綜合是電子設(shè)計(jì)自動(dòng)化在數(shù)字集成電路設(shè)計(jì)中最顯著的表現(xiàn)。過去，在設(shè)計(jì)小型、中型集成電路時(shí)，工程師設(shè)計(jì)數(shù)字集成電路需要根據(jù)邏輯功能，通過像卡諾圖這樣的手工渠道優(yōu)化邏輯功能，決定使用什么樣的邏輯門來實(shí)現(xiàn)電路。在當(dāng)前超大型集成電路甚至更大型集成電路的設(shè)計(jì)中，這種工作方式并不現(xiàn)實(shí)。電子設(shè)計(jì)自動(dòng)化工具使工程師從復(fù)雜的門級(jí)設(shè)計(jì)轉(zhuǎn)向功能設(shè)計(jì)，基礎(chǔ)轉(zhuǎn)換由自動(dòng)工具完成，工程師只需掌握設(shè)置這些工具工作戰(zhàn)略的知識(shí)。硬件描述語言是集成電路設(shè)計(jì)自動(dòng)化的重要基礎(chǔ)。電子設(shè)計(jì)自動(dòng)化發(fā)展十分迅速，如今設(shè)計(jì)自動(dòng)化會(huì)議計(jì)自動(dòng)化會(huì)議等學(xué)術(shù)論壇，定期討論行業(yè)發(fā)展。完成整個(gè)集成電路設(shè)計(jì)往往涉及多個(gè)電子設(shè)計(jì)自動(dòng)化工具的應(yīng)用。一些公司專門從事集成電路計(jì)算機(jī)輔助設(shè)計(jì)工具套件的開發(fā)和銷售，如Synopsys、Cadence、MentorGraphics、Agilent、Altium、Xilinx等。電子設(shè)計(jì)自動(dòng)化工具本身作為軟件，背后依賴于各種計(jì)算機(jī)算法。因此，電子設(shè)計(jì)自動(dòng)化工具的開發(fā)更接近軟件設(shè)計(jì)的范疇，其開發(fā)人員需要關(guān)注邏輯簡化、布局布線等算法的實(shí)現(xiàn)，但他們也需要了解集成電路的硬件知識(shí)。編輯總結(jié):以上是集成電路設(shè)計(jì)一般流程的知識(shí)介紹，希望能幫助有這方面需求的朋友們！如果您需要了解更多信息，請繼續(xù)關(guān)注我們的網(wǎng)站，然后展示更多精彩的內(nèi)容。
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